La familia MachXO va dirigida a aplicaciones que se desarrollan con CPLDs de alta densidad o con FPGAs de baja capacidad, ocupando un lugar intermedio entre ambos. Se fabrican con tecnología de proceso de 130 nm, con memoria flash incrustada (embedded) y arquitectura lógica basada en LUTs (look-up table) de 4 entradas.
Se especifican con un retardo “pin-to-pin” de 3,5 ns. El núcleo de las versiones E se alimenta a 1,2 V para reducir el consumo al mínimo. La versión C incluye un regulador que permite alimentarla a 1,8; 2,5 o 3,3 V. Los 4 niveles de densidad definidos para la familia (256, 640, 1.200 y 2.280 LUTs) abarcan de 78 a 271 E/S de usuario. Está disponible en cápsulas TQFP, csBGA y fpBGA de 100 a 324 pines. Los 1.200 y 2.280 soportan 1 o 2 PLLs analógicos y 1 o 3 bloques de 9 kb de RAM incrustada.
Su tecnología TransFR (Transparent Field Reconfiguration) permite reprogramar de modo transparente la memoria flash que conserva los datos de configuración, mientras el dispositivo continúa funcionando con normalidad sobre la base de la configuración conservada en la SRAM. La nueva configuración puede descargarse de flash a SRAM cuando se requiera en milisegundos. Los dispositivos pueden actualizarse sin interrumpir perceptiblemente el funcionamiento del sistema para la actualización flexible de la lógica de campo. El juego de herramientas ispLEVER incluye lo necesario para su diseño. Existen tarjetas de evaluación para los Mach CX 256 y 640.